10 nāi-bí chè-têng
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半導體
裝置
製造
MOSFET scaling
(
process nodes
)
0
10 µm
– 1971年
00
6 µm
– 1974年
00
3 µm
– 1977年
1.5 µm
– 1981年
00
1 µm
– 1984年
800 nm
– 1987年
600 nm
– 1990年
350 nm
– 1993年
250 nm
– 1996年
180 nm
– 1999年
130 nm
– 2001年
0
90 nm
– 2003年
0
65 nm
– 2005年
0
45 nm
– 2007年
0
32 nm
– 2009年
0
22 nm
– 2012年
0
14 nm
– 2014年
0
10 nm
– 2016年
00
7 nm
– 2018年
00
5 nm
– 2020年
未來
00
3 nm
–
~2022年
hián
lūn
pian
10
奈米
(
nāi-bí
)
製程
(
chè-têng
)
是
(
sī
)
半導體
(
pòaⁿ-tō-thé
)
製造
(
chè-chō
)
製程
的
(
ê
)
一
(
chi̍t
)
个
(
ê
)
水平
(
chúi-pêng
)
。
Lūi-pia̍t
:
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Nāi-bí ki-su̍t
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